Verilog 2005 解析器

主要是关注到AST代码解析，这个看起来很强大。能够以1个模块的输出引脚为起点，查找在一个模块内是受哪些信号、条件的影响。然后还能绘制一张树形图。但是这个树形图，初看比较晦涩，可能还不如自己看代码。但是可以通过pyverilog解析过的内容，来进行一些抽象判断，例如在某些信号满足某些条件下，输出引脚会被赋值某某。